Ещё с весны нам известно, что ядра Zen уйдут от схемы с разделением части ресурсов внутри двухъядерного модуля, как это было в случае "строительных" ядер AMD (вплоть до Excavator). Фактически ядро Zen станет монолитным с поддержкой многопоточных (SMT) вычислений. Согласно попавшей тогда в Сеть схемы строения ядра Zen, каждое ядро будет иметь 6 конвейеров ALU для операций с целочисленными значениями и два 256-битных модуля для обработки 256-битных операций с плавающей запятой (FMAC, fused multiply — add capability).

На днях Маттиас Вальдхауэр (Matthias Waldhauer) — блогер из Германии, давно пишущий на тему процессорных архитектур, предложил свою компиляцию из попавших в Интернет утечек и слухов. На выходе появилась следующая схема, часть данных для которой он почерпнул из новой заплатки AMD для процессоров с архитектурой Zen.

Согласно комментариям AMD в патче, программам следует обращаться к 4 ALU, 2 AGU (address generation unit) и 4 FPU. Итого, на одно ядро Zen приходится десять конвейеров для обработки данных, тогда как на два ядра Excavator всего приходится 10 конвейеров. Обратим внимание на 4 FPU. На представленной весной схеме блоки для обработки данных с плавающей запятой представлены двумя 256-битными FMAC. По факту может оказаться, что каждый из них состоит из пары 128-битных FPU, одного для операций умножения и одного для операций сложения. Это несколько снизит задержки при выполнении часто использующихся операций с плавающей запятой, но подобный дизайн, считает автор, также означает, что ядра Zen не будут покорять высоких тактовых частот (акцент делается на увеличение числа операций за такт, а не на увеличение числа тактов). В этом одна надежда на 14/16-нм техпроцессы, которые могут помочь снизить потребление процессоров Zen и за счёт этого появится возможность поднять частоты.